Verilog 的英文是 Verilog
领域：半导体
常见误译：常见错误是把 Verilog 当成类似 C 的编程语言，把关键字或信号名当普通文字翻译。
Verilog 是一种硬件描述语言，用于在寄存器传输级建模数字电路，并支持 EDA 流程中的仿真、综合和验证。在芯片设计文档中，它常见于 RTL 编码规范、testbench 说明、综合脚本、IP 交付物以及 lint 或跨时钟域报告。
Verilog 会出现在设计方法手册、编码规范、EDA 工具教程和课程材料的翻译中。译者必须区分 Verilog 语法与周边文字，避免改动模块标识符、参数或信号名。代码注释通常可以翻译，但代码主体必须保持可执行且不变。
常见错误是把 Verilog 当成类似 C 的编程语言，把关键字或信号名当普通文字翻译。翻译注释时不保留格式和 ASCII 字符，也可能导致工具解析出错、示例不可用或引入不可综合的改动。
术语必须在数据手册、设计套件和专利申请中保持一致。任何一个参数不一致都可能传导至制造决策，或削弱专利权利要求；同时，知识产权保密要求适用于整个链条中的每一份文件。
天使翻译在专家审校开始前，会将此类术语锁定至项目术语库，确保同一源术语在提交的所有文档中保持一致。