时序收敛 的英文是 Timing Closure
领域：半导体
常见误译：常见误译是把 timing closure 译成‘时间闭合’或‘收尾时间’，听起来像项目排期截止，而不是电路时序的签核条件。
时序收敛是数字 IC 设计中对整个设计在指定工作条件下满足建立时间、保持时间等时序约束的阶段。它主要出现在 RTL 到 GDSII 实现文档、签核报告和设计评审记录中，汇总静态时序分析结果、时钟偏差和设计裕量。
时序收敛出现在数字设计流程文档、静态时序分析报告、EDA 工具用户手册和签核检查表中。设计评审简报和项目状态文件里也会遇到，工程师讨论关键路径、时钟偏差和模块是否满足时序；前端实现与后端实现的资料里都很常见。
常见误译是把 timing closure 译成‘时间闭合’或‘收尾时间’，听起来像项目排期截止，而不是电路时序的签核条件。另一个问题是把它说成一次性事件；实际文档中时序收敛常是迭代过程，措辞暗示单次完成会曲解设计流程。
术语必须在数据手册、设计套件和专利申请中保持一致。任何一个参数不一致都可能传导至制造决策，或削弱专利权利要求；同时，知识产权保密要求适用于整个链条中的每一份文件。
天使翻译在专家审校开始前，会将此类术语锁定至项目术语库，确保同一源术语在提交的所有文档中保持一致。