版图与原理图一致性检查 的英文是 Layout Versus Schematic
领域：半导体
常见误译：常见错误是把 LVS 译成「布局与原理图对比」。
版图与原理图一致性检查是把从版图中提取的器件与连接关系同原理图网表逐一比对的验证步骤，缩写为 LVS。它用于确认版图实现的电路与设计意图一致，是流片前必须通过的签核项之一，与检查几何规则的设计规则检查互为补充。
版图与原理图一致性检查出现在物理验证流程文件、签核清单、EDA 工具报告和流片准备材料中。翻译时首次出现须给出全称与缩写，后续可只用 LVS，但不能在同一份文件里中英夹杂地随意切换。
常见错误是把 LVS 译成「布局与原理图对比」。版图与布局在中文 EDA 语境里指不同阶段的对象，用「布局」会让读者以为是 floorplanning 环节。另一个问题是把 LVS 与 DRC 的作用说反，把几何规则检查写进 LVS 的描述里，使签核流程失去依据。
术语必须在数据手册、设计套件和专利申请中保持一致。任何一个参数不一致都可能传导至制造决策，或削弱专利权利要求；同时，知识产权保密要求适用于整个链条中的每一份文件。
天使翻译在专家审校开始前，会将此类术语锁定至项目术语库，确保同一源术语在提交的所有文档中保持一致。